CXL 동향

CXL 메모리 확장 기술 동향 (2026년 5월 기준)을 DRAM·NAND·HBM+HBF 시리즈와 연계해 체계적으로 정리하겠습니다.

CXL(Compute Express Link)은 PCIe 물리 계층을 기반으로 한 cache-coherent 고속 인터커넥트로, AI 데이터센터의 메모리 용량·활용률·확장성 문제를 해결하는 핵심 기술입니다. 기존 서버당 DRAM 슬롯 한계와 stranded memory(유휴 메모리)를 극복하며, HBM(속도) + HBF(용량)와 함께 AI 메모리 계층을 완성하는 역할을 합니다.

1. 배경: 왜 CXL 메모리 확장이 필수인가?
• AI 메모리 월(Memory Wall): LLM 추론·훈련 시 KV cache, context window 폭증 → 단일 서버 DRAM 용량 부족. HBM은 대역폭은 높지만 TB급 확장 어려움.
• 자원 비효율: 서버당 50~60% 메모리 활용률 → stranded memory로 TCO 상승.
• CXL 핵심 가치:
◦ Expansion: Type 3 장치로 DRAM 용량 즉시 확장 (TB급).
◦ Pooling & Sharing: Rack-scale 공유 메모리 풀 → 다중 CPU/GPU/XPU 동시 접근.
◦ Disaggregation: 컴퓨트·메모리 분리 → composable infrastructure.

(위 이미지: CXL 1.0~3.0 스펙 비교 — CXL 3.0부터 multi-level switching과 memory sharing 본격 지원)

2. CXL 스펙 진화와 핵심 기술
CXL은 PCIe와 backward compatible하면서 메모리 semantics를 추가합니다.

• CXL 3.0 핵심: 256-byte FLIT, peer-to-peer DMA, HDM-DB(Host-managed Device Memory with Back-invalidate) → pooling 효율 극대화.
• Form Factor: EDSFF E3.S (메모리 박스), CMM-D (Samsung CXL Memory Module).

3. 2026년 주요 제품 및 기업 로드맵
2026년은 CXL 3.0 본격 상용화 + rack-level pooling breakout year입니다. 시장 규모: Type 3 expander만 18~25억 달러, 전체 CXL 메모리 확장 시장 20억 달러 이상 예상 (2030년 200억 달러).
• Marvell: Structera S 30260 (260-lane CXL switch, 2026.3 출시) — rack-level pooling, sub-microsecond latency. Structera A/X와 연동으로 AI inference throughput 4.8배↑, TTFT 82.7%↓.
• Samsung: CMM-D 2.0 (1TB, CXL 2.0, PCIe Gen5) 양산 → CMM-D 3.1 (CXL 3.0, 72 GB/s, PCIe Gen6, dual DDR5) 샘플 공급 중. 2026 하반기 대량 출하.
• SK hynix: 2nd Gen CXL expander (2027~2028 양산 예정)??, LPDDR6 기반 CXL-PIM 통합 여부는 더 지켜볼 필요 있음. 현재는 on device 타깃.
• Micron: 6500 ION CXL 2.0 (512GB) → CXL 3.0 지원 확대, MemVerge와 tiering SW 협력.
• 기타: Astera Labs Scorpio CXL 3.0 switch (96-port), Montage Technology expander controller.

(위 이미지: Samsung CMM-D CXL 메모리 모듈 — DDR5 기반 고용량 확장 형태)

4. Memory Pooling & Disaggregation 적용 사례
• Tiered Memory: DDR5 (저지연) + CXL DRAM (고용량) → OS/hypervisor가 자동 tiering.
• AI Inference: GPU box + CXL Mem box → 100TB+ 공유 풀, multi-host 접근.
• 성능 효과: 메모리 활용률 85%↑, TCO 30~50% 절감, LLM inference 처리량 대폭 향상.

(위 이미지: CXL 3.0 fabric topology와 Marvell Structera S pooling 아키텍처 — multi-level switch + GPU/CPU/Mem box 연결)

5. 도전 과제와 해결 방향
• Latency: Local DRAM 대비 100~300ns 추가 (sub-us 목표). → Near-memory accelerator + S-CHMU 등 최적화.
• Software: Tiering·pooling 관리 SW (MemVerge, Linux CXL support) 성숙 필요.
• Power/Thermal/Security: Confidential computing (CXL IDE) 강화.
• 채택 속도: Hyperscalers (Google, Nvidia 등) 선도, 2026~2027 production ramp.

결론과 전망
2026년 CXL은 더 이상 “미래 기술”이 아닙니다. Marvell·Samsung·Micron의 CXL 3.0 스위치·모듈 양산으로 rack-scale memory pooling이 현실화되며, AI 데이터센터의 composable architecture를 가속합니다. HBM(고속) + HBF(고용량) + CXL(확장·공유) 조합이 AI 메모리 벽을 완전히 허무는 3대 축이 될 전망입니다. 2027년 CXL 4.0 multi-rack fabric으로 넘어가면 데이터센터 전체가 하나의 거대 메모리 풀로 진화할 가능성이 큽니다.(이 부분이 궁극의 포인트!!)