디램 스케일링 한계 이슈 및 대안 모색

논문 등 공개된 자료를 바탕으로 DRAM 스케일링 한계 이슈와 대안을 체계적으로 정리해 보겠습니다.

DRAM(Dynamic Random-Access Memory)은 1T1C(트랜지스터 1개 + 커패시터 1개) 구조로 데이터를 저장하는 주기억장치로, 반도체 산업의 핵심입니다. 그러나 10nm 이하 초미세 공정(7세대, 1d 노드)에서 물리적·구조적 한계가 명확히 드러나고 있으며, 2026년 현재 산업은 전환점에 서 있습니다.

1. DRAM 스케일링의 주요 한계 이슈
DRAM 미세화는 셀 면적 축소(6F² → 4F²)와 커패시터 용량 유지가 핵심입니다. 하지만 아래 문제가 극심해지고 있습니다.
• 커패시터 스케일링 문제 (가장 큰 병목)
셀이 작아지면 커패시터 용량(Cs)이 급격히 줄어듭니다. D1z/D1a 노드 기준 이미 10fF/cell 이하로 떨어졌고, D1c에서는 56fF/cell까지 내려갈 전망입니다. 제조사는 최소 67fF/cell 이상을 유지하려 하지만, 높은 종횡비(Aspect Ratio)로 인해 커패시터가 점점 더 높고 가늘어집니다.
◦ 식각(etching)과 ALD(Atomic Layer Deposition) 공정이 한계에 부딪힘.
◦ 커패시터 leaning(쓰러짐)과 cell-to-cell interference 증가.
◦ ZrO₂/Al₂O₃ 기반 고유전체(nanolaminate)로 누설전류(leakage)를 제어하기 어려워짐.
결과적으로 retention time(데이터 유지 시간)이 짧아져 refresh 주기가 잦아지고, 전력 소비와 발열이 증가합니다.

(위 이미지: DRAM 단일 셀 구조(좌)와 커패시터 scaling 과정에서 종횡비가 극도로 높아지는 모습)
• 트랜지스터 및 배선 문제
Wordline 저항 증가 → RC delay로 read/write 타이밍 악화.
Bitline/wordline coupling noise, Row Hammer 같은 cell-to-cell interference가 심해짐.
Access transistor의 leakage와 sensing margin 저하.
• 전반적 물리적·경제적 한계
지난 10년간 DRAM bit density 증가율이 2배에 불과(과거 10년당 100배).
EUV 도입에도 shrink factor(축소율)가 0.9 이상으로 유지되기 어려움. 10nm(1d 노드)가 6F² 셀의 실질적 마지막 노드로 평가받고 있습니다.

2. 현재 진행 중인 단기 대안 (재료·공정·구조 혁신)
제조사들은 1c 노드까지 기존 구조를 최대한 끌어올리고, 1d부터 본격 혁신을 추진합니다.
• 재료 혁신
◦ Higher-k 유전체 (k > 50): Strontium Titanate(STO) + Ru 전극 (Ru의 높은 work function으로 leakage 억제, EOT < 0.5nm 가능).44
◦ Wordline: Molybdenum(Mo) ALD 적용으로 저항 감소.
◦ Gate: High-k Metal Gate(HKMG), Gate-All-Around(GAA) 트랜지스터.
• 셀 구조 최적화
◦ Honeycomb / Quasi-cylindrical capacitor (Samsung D1z, SK hynix D1y/D1z).
◦ 4F² cell layout 전환 (6F² 대비 30% 이상 면적 축소).
• HBM(High Bandwidth Memory) 중심 성장
AI 수요로 HBM3E/HBM4 스택킹이 폭발적으로 확대되고 있습니다. 이는 셀 자체 스케일링이 아닌 3D 스택킹으로 bandwidth와 용량을 보완하는 실질적 대안입니다. (2027년 시장 규모 ~4000억 달러 예상)

3. 장기 대안: 3D DRAM과 새로운 아키텍처
2D 평면 스케일링 한계를 넘기 위한 패러다임 전환입니다. 2026년 VLSI 심포지엄에서 주요 발표가 예정되어 있습니다.
• 삼성전자: 수직 적층 VS-DRAM (Vertical Stacked DRAM) - 16-tier (16단) 수직 적층 구조.
◦ GAA 트랜지스터 + Peri-on-Cell(POC) 방식 (회로 아래, 셀 위로 배치).
◦ 커패시터를 옆으로 눕혀 쌓아 leaning 방지.
◦ 장점: 면적 효율 극대화, leakage 감소.
◦ 단점: 1T1C 구조에 GAA 통합 난이도 높음.
• SK하이닉스: 평면 극한 4F² Vertical Gate DRAM
◦ BLS(Bitline Shielding)로 coupling noise 억제.
◦ Shared Back Gate로 문턱전압 제어 강화.
◦ Die Thinning + Hybrid Wafer Bonding.
◦ 장점: 단기적으로 셀 면적 30% 이상 축소, 비용 경쟁력 높음.
• NEO Semiconductor 등: 3D X-DRAM
3D NAND 공정을 활용한 DRAM. 기존 3D NAND 인프라로 저비용 고밀도 생산 가능. AI용 HBM 대안으로 주목받고 있으며, 2026년 POC(Proof-of-Concept) 검증 완료.

(위 이미지: 3D DRAM 개념도 — Vertical Bitline/Wordline, 다층 적층 구조)
• 기타 미래 후보
◦ Capacitorless DRAM (2T0C, IGZO TFT 채널): SK hynix 연구 중.
◦ FRAM(Ferroelectric RAM), MRAM 등 비휘발성 메모리: DRAM급 속도는 아직 미치지 못하지만, refresh 불필요로 전력 절감 가능.
◦ 시스템 레벨: CXL(Compute Express Link), PIM(Processing-in-Memory), 3D logic-memory hybrid bonding.

결론과 전망
DRAM 스케일링은 커패시터 용량 유지와 누설 제어라는 근본 한계에 직면해 있으며, 10nm 이하에서는 2D 평면 구조만으로는 지속 불가능합니다. 삼성과 SK하이닉스는 각각 수직(3D) vs 평면 극한이라는 상반된 로드맵을 제시하고 있으며, 2026~2028년 연구 성과가 향후 10년 주도권을 결정할 전망입니다. AI 붐으로 HBM 수요가 폭증하는 지금, 단기적으로는 HBM 스택킹으로 버티되, 장기적으로는 3D DRAM이 진짜 게임체인저가 될 가능성이 큽니다. [끝]