낸드 스케일링 이슈와 대안 모색

NAND(Flash Memory)는 3D V-NAND(또는 BiCS) 구조로 전환된 지 오래되었으며, 2026년 현재 300~400층 적층이 주류입니다. 그러나 수직 스케일링(층수 증가)과 수평 스케일링(셀 피치 축소) 모두 물리적·공정적 한계에 직면해 있으며, AI 수요 폭증으로 공급 부족(2D NAND 퇴출 + 3D 투자 집중)이 2026~2027년까지 지속될 전망입니다.

1. NAND 스케일링의 주요 한계 이슈
2D NAND는 이미 2010년대 후반에 끝났고, 지금은 3D NAND의 수직 적층 한계가 핵심입니다. 주요 병목은 다음과 같습니다.
• 초고종횡비(High Aspect Ratio, HAR) 채널 홀 식각 문제 (가장 큰 병목)
200층 이상에서 채널 홀(Aspect Ratio ~1:100) 식각이 극도로 어려워집니다.
◦ Depth Loading / Taper / Bowing / Twisting: 상하층 간 홀 직경·형상 불균일 → Poly-Si 채널 저항 증가, Vth(Threshold Voltage) 분포 확대.
◦ Top-to-Bottom 셀 특성 차이로 인해 프로그램/읽기/지우기 속도 저하 및 신뢰성 악화.
◦ 현재 300층대에서도 cryogenic etching(극저온 식각)이나 advanced mask가 필수. 500층 이상은 실질적 물리적 한계로 평가받음.15
• 셀 간 간섭(Cell-to-Cell Interference) 및 Charge Loss
Wordline 피치 축소 + z-pitch(층간 거리) 감소로 lateral charge migration(측면 전하 이동)과 parasitic capacitance 증가.
특히 QLC(4bit/cell) → PLC(5bit/cell) 전환 시 Vth window가 극도로 좁아져 endurance/retention이 급격히 악화.
Erase 속도 저하(특히 PLC에서 심각)와 disturb 현상이 두드러짐.
• Wordline/Bitline 저항 및 RC Delay
층수가 늘어날수록 WL 저항 증가 → 읽기/쓰기 지연. Tungsten(W) 대신 Molybdenum(Mo) 도입이 논의 중이지만, fillability와 stress 관리 어려움.
• 경제적·수율 한계
층수 증가의 비용 절감 효과가 점차 감소(2-deck → 3-deck 전환 필요). CuA(CMOS under Array)와 CBA(CMOS Bonded to Array)로 die size를 줄이지만, hybrid bonding yield가 아직 불안정.
2026년 글로벌 MLC NAND 용량 40% 이상 감소(2D 생산 중단)로 가격 폭등 중.

(위 이미지: 3D NAND HAR 채널 홀 식각의 깊이 로딩(Depth Loading)과 Cryo-Etching 비교 — 식각 속도·선택비·CD(Critical Dimension) 개선 효과)

2. 현재 진행 중인 단기 대안 (재료·공정·구조 혁신)
제조사들은 400~500층까지 기존 3D 구조를 최대한 끌어올리며, CuA/CBA + Logical Scaling으로 버티고 있습니다.
• 공정 혁신
◦ Cryogenic Etching: -60°C 식각으로 selectivity 3배 이상 향상, straight channel hole 구현 (Lam Research, Tokyo Electron 주도).
◦ Molybdenum(Mo) Metallization: WL/BL 저항 감소 + fillability 향상 (Tungsten 대체).
• 구조 최적화
◦ Multi-Deck Stacking (2~3 Tier): 286층(1-deck) → 400층(3-deck)으로 전환 (Samsung V10 예정).
◦ CuA / CBA (CMOS under/bonded Array): Peri 회로를 Array 아래 또는 별도 웨이퍼 bonding → die size 30% 이상 축소, 비용 경쟁력 확보.
◦ Cell Pitch Scaling + Airgap: z-pitch 축소 시 interference 억제.
• Logical Scaling
QLC → PLC(5bit/cell) 전환으로 bit density 25%↑. 그러나 reliability trade-off가 크므로 Ferroelectric integration 연구 활발.

3. 장기 대안: Ultra-High Layer + 새로운 아키텍처
1000층 시대를 목표로 패러다임 전환이 진행 중입니다 (2026~2030 로드맵).
• 삼성전자: 400+ Layer V-NAND + 4D NAND
2026년 400층 목표, multi-stacking + advanced CBA. Mo 도입으로 WL 저항 해결.
• SK하이닉스: 321층 → 4D NAND + Fe-VNAND
이미 321층 QLC 양산 중. Ferroelectric VNAND(Fe-VNAND)로 erase 속도 10,000배 향상 + disturbance 억제 연구 (IGZO 채널 + band-engineered insulator).
• Kioxia / Micron: 332층 + Hybrid Bonding
CBA 확대 + 4800MT/s Toggle DDR 6.0 인터페이스. Wafer bonding으로 500층+ 실현 가능성 제시.
• 신소재·신구조 후보
◦ Nano-Floating Gate / Ferroelectric Cell: Charge Trap Flash(CTF) 한계 극복 (Peking Univ. 2026 특허 등).
◦ Monolithic 3D / Split-Cell: 단일 스택에서 다층 공유 리소그래피.
◦ Compute-in-Memory (CIM) 통합 NAND: AI 엣지/엑셀러레이터용.

(위 이미지: 3D NAND 단면 구조, HAR 식각 프로세스, Long Live NAND 로드맵 — 2026~2032년 multi-stacking + PLC + CBA 전망)

결론과 전망
NAND 스케일링은 HAR 채널 식각과 셀 간섭·전하 손실이라는 근본 한계에 도달했으며, 400층대에서 비용·수율·신뢰성 트레이드오프가 극심합니다. 2026년은 2D NAND 퇴출 + 3D 400층 전환의 전환점으로, AI 수요로 인한 공급 부족이 가격을 끌어올리고 있습니다. 제조사들은 Cryo Etch + Mo Metallization + CBA + PLC으로 단기 버티고, 장기적으로 Fe-VNAND, Nano-FG, Monolithic 3D가 게임체인저가 될 가능성이 큽니다. 2027~2028년 신규 팹 가동 전까지 공급 긴장감은 지속될 전망입니다. [끝]